La recherche introduit la méthode de co-optimisation des plaquettes de masque

Au cœur de l’évolution de la technologie des puces semi-conductrices se trouve un défi crucial : créer des composants électroniques plus petits et plus efficaces. Ce défi est particulièrement évident dans le domaine de la lithographie, le processus utilisé pour créer des motifs complexes sur des matériaux semi-conducteurs (appelés wafers) pour la production de puces.

La lithographie utilise une sorte de modèle, appelé photomasque – ou simplement masque – pour créer des motifs sur des tranches semi-conductrices. L’industrie est toujours à la recherche de méthodes améliorant la résolution et la fabricabilité des masques et des plaquettes, ce qui permettra de produire des puces plus rapides avec un rendement plus élevé de puces fonctionnant correctement.

Les techniques de lithographie informatique qui améliorent la résolution et la fidélité des motifs, telles que la correction optique de proximité (OPC), ont fait des progrès significatifs pour relever ces défis en modifiant les motifs de masques individuels afin d’améliorer à la fois l’impression des masques et des plaquettes.

La technologie de lithographie inverse (ILT) – une approche inverse mathématiquement rigoureuse qui détermine les formes de masque qui produiront les résultats souhaités sur la plaquette – a été considérée comme une solution prometteuse à de nombreux défis de la lithographie pour les puces avancées. Depuis son introduction il y a plus de dix ans, de nombreuses études ont démontré que les formes curvilignes des masques ILT, en particulier, produisent les meilleurs résultats sur les tranches.

Cependant, jusqu’à récemment, les temps d’exécution associés à cette technique informatique limitaient son application pratique aux « points chauds » critiques sur les puces. En 2019, un tout nouveau système spécialement conçu a été proposé, comprenant une approche unique accélérée par GPU qui émule une seule paire géante GPU/CPU capable de calculer simultanément une solution ILT complète. Cette nouvelle approche, systématiquement conçue pour l’accélération ILT et GPU, a fait de l’ILT complet une réalité pratique en production.

Cependant, cette approche reposait sur l’écriture de masques multifaisceaux, un nouveau développement important dans l’écriture de masques basée sur les pixels et donc indépendante de la forme en termes de temps d’écriture. La question qui restait était de savoir si les avantages de l’ILT curviligne à puce complète pouvaient être étendus aux graveurs de masques à faisceau de forme variable (VSB) qui écrivent des formes rectilignes (et parfois triangulaires) plutôt que des pixels, et qui constituent la majorité des graveurs de masques. partout dans le monde aujourd’hui.

Alors que les graveurs VSB créent rapidement des formes rectangulaires plus grandes en écrivant un plan rectangulaire à la fois, les motifs de masques complexes peuvent poser problème car le nombre élevé de petits rectangles nécessaires à leur création prendrait trop de temps à écrire.

Signaler leur travail dans le Journal de micro/nanomodelage, matériaux et métrologie, l’équipe de D2S, Inc. a inventé une méthode appelée co-optimisation de tranche de masque (MWCO) avec trois idées : l’écrivain de masque et le scanner de tranche sont tous deux des filtres passe-bas ; des prises de vue superposées guidées par une simulation de masque/plaquette peuvent créer des formes curvilignes avec moins de prises de vue ; en ciblant le motif de plaquette, au lieu du motif de masque, on peut créer des clichés beaucoup plus simples pour imprimer le motif de plaquette correct. En utilisant cette double simulation, la qualité d’impression des plaquettes est optimisée de manière itérative tout en manipulant les bords des tirs VSB pour produire des formes de masque cible rectilignes connues pour être inscriptibles sur un graveur VSB, avec un nombre de tirs connu et acceptable.

D2S et Micron Technology ont démontré que MWCO peut réduire de 3 fois la variation de la tranche et améliorer la fenêtre de traitement de la tranche de 2 fois par rapport au Micron OPC, ce qui indique une amélioration substantielle de la précision et de la fiabilité du processus de lithographie. Le temps d’écriture d’un masque ILT curviligne complet serait inférieur à 12 heures, satisfaisant ainsi les exigences de production en grand volume.

Cela signifie que tous les fabricants de semi-conducteurs peuvent désormais produire des puces non seulement plus petites, mais également plus performantes et consommant moins d’énergie, même s’ils n’ont pas accès à un graveur de masque multifaisceau.