Intel, AMD et d’autres poids lourds de l’industrie créent une nouvelle norme pour les chiplets

Certains des esprits les plus brillants de l’industrie des processeurs – notamment Intel, AMD, Qualcomm, Arm, TSMC et Samsung – se réunissent pour définir une nouvelle norme pour les conceptions de processeurs à base de puces. La nouvelle norme, appelée Universal Chiplet Interconnect Express (UCIe en abrégé), vise à définir une norme ouverte et interopérable pour combiner plusieurs puces en silicium (ou puces) en un seul boîtier.

Intel, AMD et d’autres développent ou vendent déjà une forme de processeurs basés sur des puces – la plupart des processeurs Ryzen d’AMD utilisent des puces, et les prochains processeurs Sapphire Rapids Xeon d’Intel le feront également. Cependant, ces puces utilisent toutes des connexions différentes pour permettre la communication entre les chiplets. La norme UCIe, en cas de succès, les remplacera par une norme unique, ce qui permettra théoriquement aux petites entreprises de profiter plus facilement des conceptions basées sur des puces ou à une entreprise d’intégrer le silicium d’une autre entreprise dans ses propres produits.

Les conceptions à base de puces sont avantageuses lorsque de grandes puces sont fabriquées sur des nœuds de fabrication à la pointe de la technologie, en partie parce qu’elles réduisent la quantité de silicium que les fabricants doivent jeter. Lorsqu’un défaut de fabrication affecte un cœur de processeur, jeter (ou regrouper) un seul chiplet à 8 cœurs est beaucoup moins cher que de jeter une puce de processeur géante à 16 ou 32 cœurs. Les conceptions de puces vous permettent également de combiner puces et processus de fabrication. Par exemple, vous pouvez utiliser un processus plus ancien et moins cher pour votre chipset et un processus plus récent et à la pointe de la technologie pour vos cœurs de processeur et votre cache. Ou vous pouvez mettre un GPU AMD dans le même package qu’un processeur Intel.

Comme le rapporte AnandTech, la norme UCIe couvrira les couches physique et protocolaire de la conception des puces. La norme définira comment les chiplets doivent être connectés entre eux et le protocole pour faciliter la communication entre les chiplets. Cependant, les concepteurs de puces sont libres de conditionner ces puces comme bon leur semble, permettant aux puces de communiquer entre elles directement via le substrat du boîtier, ou en utilisant une sorte de pont à base de silicium ou un autre intermédiaire.

Pour s’adapter à ces différentes options d’emballage physique, la version 1.0 de l’UCIe définit deux niveaux de performance différents. Le package « standard » nécessite 16 voies de données et jusqu’à 25 mm d’espace entre les puces, tandis que le package « amélioré » utilise 64 voies de données et n’autorise que 2 mm d’espace.

Les protocoles sous-jacents à l’UCIe sont PCI Express et les normes Compute Express Link (CXL) associées, qui sont à la fois matures et familières aux fabricants de puces. Mais les entreprises qui ont déjà développé des protocoles plus avancés ou spécifiques pour la communication chiplet à chiplet, comme AMD et son Infinity Fabric, peuvent utiliser ces protocoles tout en restant conformes à l’UCIe. Développé principalement par Intel, UCIe a ensuite été donné au groupe UCIe plus large pour servir de base à la nouvelle norme. Mais les sociétés membres du groupe « commenceront à travailler ensemble sur la prochaine génération de technologie UCIe à partir de la fin de cette année ».

Si vous souhaitez plus de détails techniques sur la norme UCIe, vous pouvez trouver le livre blanc ici.

Image de la liste par AMD